Adviser：Professor Shih-Hsu Huang
本研究室指導教授黃世旭老師歷年發表多篇 SCI 國際期刊論文、IEEE/ACM 國際會議論文、以及取得 11 個發明專利。其中，有數篇論文是發表於電子設計自動化 (Electronic Design Automation, EDA) 領域最重要期刊及最重要國際會議，包括 3 篇論文發表於IEEE Transactions on CAD(TCAD)， 1 篇論文發表於IEEE Transactions on VLSI Systems (TVLSI)， 4 篇論文發表於 ACM Transactions on Design Automation of Electronic Systems(TODAES)， 5 篇論文發表於 Design Automation Conference (DAC)， 5 篇論文發表於International Conference on Computer Aided Design (ICCAD)，及 1 篇論文發表於 VLSI Test Symposium (VTS)。 並且，我們有一篇論文獲 DAC-2006提名為最佳論文候選 (best paper candidate)。
黃老師於工研院電通所服務時，曾擔任通訊 IC 開發相關計畫的主持人，並順利量產。 黃老師至中原大學任教後，除了論文發表之外，亦積極尋求將研發成果與產業鏈結。 我們研究室提出的「相反相位時鐘樹」 (opposite-phase clock tree) 以及「暫存器重新編碼」 (state re-encoding) 等降低峰值電流的設計方法，不但論文分別發表於 DAC-2005、ICCAD-2006 等 EDA 領域最重要國際會議，且皆已順利取得中華民國專利及美國專利，並曾獲得 2012 年台北國際發明暨技術交易展發明競賽銀牌獎。 我們研究室所開發的軟體，參加教育部主辦大學校院積體電路電腦輔助設計軟體製作競賽，於 92學年度、95 學年度、97 學年度等三個學年度，獲得當年度定題組的特優。 若就歷年參賽成果進行統計，我們研究室共獲得 3 次特優、5 次佳作，可見我們研究室人才培育的成效。
黃老師研究領域涵蓋電子設計自動化各個主題，尤其對時鐘樹 (clock tree) 設計相關議題最為專注，並執行多個產學合作計畫。 本研究室於 95 學年度與思源科技產學合作，進行閘控制時鐘樹 (gated clock tree)之時序差異 (clock skew) 最小化研究，我們提出的「型態匹配時鐘樹」 (type-matching clock tree) 降低時序差異的設計方法，論文已發表於 DAC-2008，並已順利取得美國專利。 本研究室於 101 學年度與益芯科技 (CMSC, Inc.) 執行低功率多電壓時鐘樹合成方法研究之產學合作計畫，此計畫研究成果獲科技部工程司 103 年度產學計畫成果發表暨績效考評會議評選為「應用型產學成果海報展示優良獎」。 我們研究室於 2015 年與創意電子合作執行考慮製程變異之頂層時鐘樹合成研究計畫，研究成果亦已順利發表 ISCAS-2016。
由於三維積體電路具有異質整合、縮短連線延遲時間等諸多優點，黃老師亦將三維積體電路 (three-dimensional integrated circuits) 列為教學研究相關研討的重點方向。 其中，黃老師編撰 「系統封裝設計自動化(System-in-Package Design Automation)」上課實習教材，獲得教育部顧問室優良教材評選之優等獎。黃老師獲邀擔任 2018 IEEE International Workshop on Network on Chip Architectures (NoCArc) 的 keynote speaker，講題為 “3D Core-based SoC Testing for Low Power and TSV Count Minimization”。
隨著車用電子產業的發展，本研究室亦投入相關之研發。 黃老師執行教育部「智慧電子自動化設計(EDA)課程發展計畫」，編撰「車用電子可靠度分析與設計最佳化」上課實習教材。 本研究室學生的設計構想，榮獲「2012智慧電子創新應用與設計競賽」車用電子創意組第一名、以及「2014 智慧電子創新應用與設計競賽」車用電子創意組優等。黃老師亦為台灣車用電子協會的發起人及首屆理事。
由於人工智慧的蓬勃發展，本研究室近年積極投入人工智慧加速器的研究開發。黃老師於 2017至 2018年擔任科技部 AI 創新研究中心專案計畫推動辦公室共同主持人。我們研究室自 2018年起執行科技部半導體射月計畫「智慧終端系統晶片研發與新創事業計畫--子計畫四：智慧終端系統晶片之資料路徑子系統設計」，進行人工智慧加速器晶片研發。關於人工智慧加速器的研究，本研究室已有多篇 SCI 國際期刊論文、IEEE 國際會議論文發表，其中有 1 篇論文發表於重要期刊 IEEE Access， 1 篇論文發表於重要國際會議 International Conference on Artificial Intelligence Circuits and Systems (AICAS)。
此外，硬體資安亦是本研究室近年的研究重點。我們 106 至 108 學年度執行教育部計畫「智慧聯網技術與應用跨校教學聯盟中心-課程(模組)發展計畫」(工業物聯網安全及連網整合技術)，110年執行教育部計畫「智慧晶片系統與應用人才培育計畫-模組教材發展計畫」(晶片及硬體之邏輯暨架構層次的資安防護設計)，所開發的模組教材並獲智慧晶片系統整合推動聯盟評選為示範模組教材。黃老師並於 2018 年獲邀於台灣駭客協會主辦之 HITCON FreeTalk 以晶片設計者角度說明晶片設計可能的資安漏洞 (以 Meltdown 及 Spectre 為例)。
黃老師擔任 2016 年 CAD Contest at ICCAD 之 Contest Chair，2015 年及 2017 年 CAD Contest at ICCAD 之 Contest Co-Chair。 自 2015 年起，黃老師擔任 IEEE International Symposium on Quality Electronic Design (ISQED) 之 Global Representative (Chair, Taiwan)。黃老師高等考試資訊技師類科及格，目前為 IEEE 資深會員、ACM 會員、台灣積體電路設計學會理事、中華民國消費電子學會理事、工研院院友會永久會員。