在學年級 | 姓名 | |
博士班 | 高勗宥 | g10502605@cycu.edu.tw |
碩士二年級 |
林嘉若 呂心晨 陳怡蓁 陳顗任 鄭詮翰 蘇亮穎 |
g11076002@cycu.edu.tw g11076062@cycu.edu.tw g11176010@cycu.edu.tw g11076060@cycu.edu.tw g10976067@cycu.edu.tw g11176005@cycu.edu.tw |
碩士一年級 |
林永婕 張雅涵 陳廷豪 鄭維喆 全韻頲 游雅程 |
g11176007@cycu.edu.tw g11176012@cycu.edu.tw g11176039@cycu.edu.tw g11176053@cycu.edu.tw g11176001@cycu.edu.tw g11176006@cycu.edu.tw |
畢業系級 | 姓名 | 論文題目 |
102級 | 葉驊昕 | 加速三維積體電路及電子系統層級設計開發之方法研究 Design Methodologies for Speeding up the Development of 3D ICs and Electronic System-Level Designs |
101級 | 凃雯斌 | 以最小面積負擔達到時鐘週期下限之合成方法研究 Synthesis for the Lower Bound of Clock Period with Minimum Area Overhead |
94級 | 程駿華 | 高速度低功率非零時序差異電路之資源繫節問題研究 Resource Biding of High-speed Low-Power Nonzero Clock Skew Circuits |
93級 | 張家銘 | 高可靠度時鐘設計方法研究 Clock Design Methodology for High Reliability |
92級 | 聶佑庭 | 考慮競跑效應之時序電路最佳化 Race-Condition-Aware Sequential Timing Optimization |
畢業系級 | 姓名 | 論文題目 |
109級 | 湯家翔 | 同時優化資料路徑與時鐘路徑之時序工程變更命令方法 Timing ECO Approach with Simultaneous Data Paths and Clock Paths Optimization |
賴柏熹 | 利用強化學習優化記憶體運算加速器之架構配置 Reinforcement Learning for the Optimization of CIM-based Accelerator Configuration |
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邱德洋 | 基於 K-Means分群之神經網路修剪及資料流設計 Network Pruning with K-Means Clustering and Its Dataflow Design |
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108級 | 洪宜良 | 利用機器學習判斷兒童睡眠呼吸中止症之模型與系統 Machine Learning Model and System for Obstructive Sleep Apnea In Children |
翁裕凱 | 特徵圖之壓縮格式及直接索引設計 Compression Format and Direct Indexing Module for Feature Maps |
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107級 | 吳俞萱 | 威諾格拉德卷積硬體單元之設計與應用 Design and Application of Winograd Convolution Hardware Unit |
劉哲宏 | 使用神經網路之物件辨識的 FPGA 實現及硬體木馬研究 FPGA Implementation and Hardware Trojan for Object Detection Using Neural Networks |
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陳新佳 | 適用於卷積神經網路之低功耗高性能卷積器設計 Low-Power High-Performance Convolver Design for Convolutional Neural Networks |
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林威宏 | 硬體卷積神經網路之量化方法與模擬平台 Quantization Method and Simulation Framework for Hardware Convolution Neural Networks |
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張恩惠 | 一個可應用於數位訊號處理之簡單而精確的定寬乘法器設計 A Simple Yet Accurate Fixed-Width Multiplier Design for DSP Applications |
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林詩柔 | 低功率深度分離卷積單元之硬體架構及資料表示 Hardware Architecture and Data Representation for Low-Power Depthwise SeparableConvolution Unit |
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106級 | 唐汎瑄 | 考慮掃描鏈與輸出入元件繫結關係之包裝鏈優化 Wrapper Chain Optimization with Considering The Binding of Scan Chains and I/O Cells |
張博傑 | 在時序限制下使用萬用閘進行積體電路偽裝 Utilizing Universal Gates for IC Camouflaging under Timing Constraints |
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張智翔 | 整合多種激活函數的硬體實現 The Hardware Design for Integration of Multiple Activation Functions |
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董哲偉 | 新的高速乘法累加器架構及其應用 A Novel High-Speed Multiply-Accumulate Architecture and Its Application |
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105級 | 許筑涵 | 低功率之兩階段多位元正反器聚集方法 Two-Stage Multi-bit Flip-Flop Clustering for Low Power |
林誠憲 | 活動導向時鐘樹功率優化問題研究成 Power Optimization for Activity-Driven Clock Trees |
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張嘉文 | 新的動態時序差異控制機制及其可調式延遲緩衝器設計 A New Dynamic Clock Skew Control Mechanism and Its Corresponding Adjustable Delay Buffer Design |
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104級 | 柯妍君 |
功率消耗限制下三維積體電路之記憶體內建自我測試設計及測試排程最佳化 3D IC Memory BIST Design and Test Scheduling under Power Constraints |
楊舜誠 | 考慮溫度效應之非均勻時鐘網格合成 Non-uniform Clock Mesh Synthesis with Temperature Considered |
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謝宗翰 | 最小化運算時間下優化平均功率之高階合成問題研究 The Minimization of Average Power under the Minimum Execution Time in High-level Synthesis |
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李豫 | 考慮晶片變異之多重功率模式緩衝器合成 On-chip-variation-aware Power-mode-aware Buffer Synthesis |
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吳宇益 | 考量矽穿孔數目之三維系統晶片的包裝鍊最佳化 TSV-Aware Wrapper Chain Optimization for Three-Dimensional SoCs |
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103級 | 林琮棠 | 利用空閒功能單元以最大化浮水印數量之方法研究 Utilizing Idle Functional Units for Maximizng The Number of IP Watermarks |
高勗宥 | 晶片變異感知頂層時鐘樹合成方法研究 On-Chip-Variation-Aware Top-Level Clock Tree Synthesis Methodology |
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許銘軒 | 功率消耗與測試墊限制下之三維積體電路測是排程問題研究 3D IC Test Scheduling under Power and Test Pads Constraints |
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葉昌翰 | 功率限制下共同進行記憶體內建自我測是控制器分組及測是排程最佳化 Co-Optimization of Memory BIST Grouping and Test Scheduling under Power Constraints |
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102級 | 邱景群 | 考慮溫度相依之多核心系統晶片測試排程 Temperature-Dependent Test Scheduling for Core-Based System-on-Chip Design |
粘丞勛 | 考慮重分配階層繞線之三維積體電路測試排程方法研究 3D IC Test Scheduling with Re-Distribution Layer Routing Considered |
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王得睿 | 晶片製程變異感知之頂層閘控制時鐘樹合成方法研究 On-Chip-Variation-Aware Top-Level Gated Clock Tree Synthesis |
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101級 | 沈建志 | 多重電壓三維積體電路之階層指派問題研究 Layer Assignment for Multiple-Voltage Three-Dimensional Integrated Circuits |
廖晧瑋 | 非零時序差異電路之漏電流及突波功率最小化問題研究 Leakage and Glitch Power Minimization for Nonzero Clock Skew Circuits |
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100級 | 盧信亨 | 以具自我調變功能之可調變延遲緩衝器為基礎之時鐘樹設計 Clock Tree Design Using Self-Correcting Adjustable Delay Buffers |
陳劭恩 | 以元件庫特性為基礎之低功率時鐘樹合成方法 Low-Power Clock Tree Synthesis Based on the Characteristics of Cell Library |
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鄭曜鐘 | 多重電壓時鐘樹之延遲補償最小化 The Minimization of Compensated Delay for Multi-Voltage Clock Tree Designs |
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黃震宇 | 利用階層指配並考慮導熱矽穿孔以最小化三維積體電路溫度上升 Simultaneous Layer Assignment and Thermal Via Planning for Minimizing The Temperature Rise of Three-Dimensional Integrated Circuits |
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99級 | 王詩集 | 活動導向時鐘閘控制樹之峰值電流最小化問題研究 Peak Current Minimization for Activity Driven Gated Clock Tree |
曾韋碩 | 利用三維積體電路堆疊方式選擇使矽晶穿孔數目最小化之方法研究 TSV Number Minimization by Stacking Selection |
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98級 | 郭致顯 | 利用替代路徑最小化三維晶片直通矽晶穿孔數目之方法研究 TSV Count Minimization through Alternative Paths |
李彥勳 | 透過多工器共享以最小化直通矽晶穿孔數目之三維積體電路階層指派之方法研究 Layer Assignment for TSV Number Minimization Using Multiplexer Sharing in 3D IC Design |
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柯明杰 | 利用元件特性以最小化老化效應對時序差異之影響 Using Cell Characteristics to Minimize the Aging Effect on Clock Skew |
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李秉泓 | 利用高階合成最小化低功率時鐘閘控制電路面積之研究 A High-Level Synthesis Approach for Minimum-Area Low-Power Gated Clock Designs |
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97級 | 黃偉倫 | 考慮多電壓之零時序差異時鐘樹合成方法 Zero Skew Clock Tree Synthesis with Multi-Voltage Consideratione |
卓冠宇 | 最少緩衝器安插之時鐘週期最小化方法研究 A Minimum Buffer Insertion Approach for Clock Period Minimization |
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黃琮淯 | 高階合成階段之最小化矽穿孔數量的後處理方法 A Post-Processing Approach to Minimize TSV Number in High-Level Synthesis |
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葉驊昕 | 三維積體電路分割演算法研究 A Design Partitioning Approach for Three Dimensional Integrated Circuits |
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96級 | 羅亞曼 | 三維之後佈局規劃電源分佈線設計 Three Dimensional Power Distribution Network Design at Post-Floorplan Stage |
涂雯斌 | 低功率時鐘閘控制電路之高階合成 Low power Clock Gating in High Level Synthesis |
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簡嘉宏 | 低功率時鐘閘控制樹設計之研究 Minimum-Power Gated Clock Tree Design |
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葉烝輔 | 電源閘控制電路之激增電流最小化 Surge Current Minimization of Power Gated Circuits in High Level Synthesis |
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95級 | 吳世偉 | 可靠度導向之洩漏功率最小化的方法 Reliability Oriented Multiple-Vth Assignment for Leakage Power Reduction |
潘松濱 | 考慮老化時序差異之低功率時鐘閘設計 Low Power Clock Gating with Aging Skew Considered |
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何元凱 | 零時序差異之時鐘閘控制時鐘樹 Zero Skew Gated Clock Tree Design |
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94級 | 曾大成 | 低功率非零時序差異電路設計 Design of Low Power Non-Zero Clock Skew Circuits |
林佳宗 | 降低峰值功率之有限狀態機分解架構及其自動化 An FSM Decomposition Structure for Peak Power Minimization |
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93級 | 游煒傑 | 熱導向之功能運算單元繫結問題研究 A Formal Approach to the Heat-Driven Functional Unit Binding in High Level Synthesis |
顏瑋廷 | 同時進行功率管理運算單元排序及運算元延遲選擇之高階合成系統 Simultaneous Power-Management Scheduling and Operation Delay Selection in High Level Synthesis |
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林俊宏 | 用於複合訊號色彩亮度分離之二維自適性濾波器 New 2-D Adaptive Filter for Y/C Separation on Composite Signals |
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林延銘 | 複合信號亮度與色度之分離方法研究 Luminance and Chrominance Separation For Composite Signals |
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92級 | 程駿華 | 鬆弛時間最化之運算排序 A Formal Approach to the Slack Driven Scheduling Problem in High Level Synthesis |
江忠信 | 結合功率管理與運算排序之高階合成系統 Integrating Power Management and Operation Scheduling in High-Level Synthesis |
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呂逢彬 | 考慮競跑條件之時序重置 Retiming Transformation with Considering Race Conditions |
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91級 | 張家銘 | 以時序差異排序進行峰值電流最小化之研究 Clock Skew Scheduling for Peak Current Minimization |
蘇進泓 | 同時整合佈局規劃與時鐘樹設計之自動化工具 An Effective Approach to Integrating Clock Tree Estimation into Floorplanning |
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陳奕融 | 第二代模糊推論處理器之設計與研究 Hardware Design of Type-2 Fuzzy Inference Processor |
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林九成 | 低功率時鐘樹設計之研究 Clock Tree Design for Low Power |
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90級 | 李龍恩 | 用於網路封包分類器的特殊用途內容定址記憶體 A Special Purpose Content Addressable Memory for Network Packet Classifier |
劉時誌 | 具備規則分析技術之高速模糊推論處理器設計 A High Speed Fuzzy Inference Processor with the Capability of Rule Analyzing |
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林鈺惠 | 非零時序差異時鐘樹的設計自動化系統 Non-zero Skew Clock Tree Design Automation System |
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聶佑庭 | 半同步電路之時鐘週期最小化問題研究 Clock Period Minimization of Semi-synchronous Circuits |
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89級 | 王主料 | 佈局規劃階段之電源分佈網路的設計與最佳化系統 A Floorplan-Based Power Distribution Network Design Automation System |
彭文宏 | 梯形歸屬函數之模糊系統的自動合成器 Fuzzy System Synthesis Based on Trapezoid-Shaped Membership Function |
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賴建元 | 高速模糊推論處理器之設計與研究 A Study on the Hardware Design of High Speed Fuzzy Inference Processor |
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許益祥 | 時序導向之通道繞線串音效應最小化方法 An Effective Crosstalk Optimizer in Gridded Channel Routing |
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